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精通Verilog HDL IC设计核心技术实例详解 内容简介

精通Verilog HDL IC设计核心技术实例详解 内容简介

精通Verilog HDL IC设计核心技术实例详解 目录

本书是一本难得的掌握芯片前端设计的著作。作者并不是简单地对Verilog HDL语法进行了介绍,而是独具匠心地将Verilog HDL语言的使用和具体芯片设计实例结合起来,且工程性、实用性很强,为广大读者全面而系统地介绍了如何使用Verilog HDL来进行具有实际意义的芯片设计。在本书的开始,作者还全面地介绍了芯片设计的流程,并对其中的各个部分进行了分别介绍。通过介绍,广大读者应该能从更全面的角度来理解前端设计。本书从实际应用的角度详细地向读者介绍了Verilog HDL语言的使用,并利用实例深入剖析了Verilog HDL语法在实际应用中的要点,结构清晰,内容丰富。全书共分为9章。前7章分别介绍了设计方法概论,Verilog HDL的语法,行为建模,同步设计,异步设计,功能性单元,IC Slave设计。第8章为微处理器设计,第9章为JPEG Encoder设计。这两章通过两个完整的设计实例,为读者详述了设计概念,深入分析了电路设计的前因后果。本书可作为电子、通信、计算机及IC设计相关专业高年级本科生和研究生教学用书,同时适合于对Verilog HDl与集成电路设计感兴趣的专业人士,也可供从事电路设计和的工程设计人员阅读参考。第1章 设计方法概论(Design Methodology Introduction)1.1 Verilog HDL硬件设计语言1.2设计流程(Design Flow)1.2.1设计规格阶段(Design Specification)1.2.2架构与设计划分阶段(Architecture&DesignPartition)1.2.3编程与测试环境设计阶段(RTLCoding&TestBench)1.2.4集成和仿真阶段(Integration&Simulation)1.2.5综合阶段(Synthesis)1.2.6布局前仿真阶段(Pre—Layout Simulation)1.2.7布局与布线阶段(AutoPlacement&Route,AP&R)1.2.8布局后仿真/静态时序分析/形式验证阶段(Post—Sim/STA/FormalVefification)1.2.9 DRC/LVS检查阶段1.2.10 Design Sign-off阶段1.2.11手动修正(Engineering Change Order,ECO)1.3程序设计风格(Coding Style)1.4综合(Synthesis)1.4.1不可综合的Verilog HDL描述1.4.2不可综合的运算符1.4.3操作条件(Operating Condition)1.4.4 Setup Time&Hold Time1.4.5元件库(Library)1.4.6时序约束(Timing Cons仃aillts)1.4.7时钟信号综合(Synthesis for Clock)1.4.8线路负载模型(WireLoadModel)1.4.9设计规则检查(Design Rule Check,DRC)1.4.10综合的原则1.4.11综合扫描电路(Scan Synthesis)1.5布局与布线(Auto Placement&Route,AP&R)1.5.1布局的概念1.5.2 Floorplan1.5.3 Cut Scan Chain1.5.4 Pre—P1acement Optimization1.5.5 Placement1.5.6 Placement Optimization1.5.7 CTS(Clock Tree Synthesis)1.5.8 Connect Scan Chain……第2章 硬件设计语言第3章 行为建模第4章 同步设计第5章 异步设计第6章 功能性单元第7章 IC Slave模型第8章 微处理器设计实例第9章 JPEG编码硬件加速器

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